先进封装技术
一、技术发展方向
半导体产品在由二维向三维发展，从技术发展方向半导体产品出现了**级封装（SiP）等新的封装方式，从技术实现方法出现了倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D封装（interposer，RDL等），3D封装（TSV）等先进封装技术。
SoC vs.SiP
SoC：全称System-on-chip，**级芯片，是芯片内不同功能电路的高度集成的芯片产品。
SiP：全称System-in-package，**级封装，是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能。
随着摩尔定律的放缓，半导体行业逐渐步入后摩尔时代，SoC与SiP都是实现更高性能，更低成本的方式。
一般情况下，从集成度来讲，SoC集成度更高，功耗更低，性能更好；而SiP的优势在灵活性更高，更广泛的兼容兼容性，成本更低，生产周期更短。所以，面对生命周期相对较长的产品，SoC更加适用。对于生命周期短，面积小的产品，SiP更有优势，灵活性较高。
传统封装vs.先进封装
传统封装概念从最初的三极管直插时期后开始产生。传统封装过程如下：将晶圆切割为晶粒（Die）后，使晶粒贴合到相应的基板架的小岛（LeadframePad）上，再利用导线将晶片的接合焊盘与基板的引脚相连（WireBond），实现电气连接，最后用外壳加以保护（Mold，或Encapsulation）。典型封装方式有DIP、SOP、TSOP、QFP等。
先进封装主要是指倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D封装（interposer，RDL等），3D封装（TSV）等封装技术。
先进封装在诞生之初只有WLP，2.5D封装和3D封装几种选择，近年来，先进封装的发展呈**式向各个方向发展，而每个开发相关技术的公司都将自己的技术**命名注册商标，如台积电的InFO、CoWoS，日月光的FoCoS，Amkor的SLIM、SWIFT等。
尽管很多先进封装技术只有微小的区别，大量的新名词和商标被注册，导致行业中出现大量的不同种类的先进封装，而其诞生通常是由客制化产品的驱动。
IEEE在2018年5月的电子元件和技术大会上推出2.x式命名法，但这一命名方法的行业接受程度有待观察。我们将在先进封装领域主要讨论倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D封装（interposer，RDL等），3D封装（TSV）等技术。
传统封装测试流程
封装：集成电路封装是半导体器件制造的最后一步。封装是指将制作好的半导体器件放入具有支持，保护的塑料，陶瓷或金属外壳中，并与外界驱动电路及其他电子元器件相连这一过程。经过封装的半导体器件将可以在更高的温度环境下工作，抵御物理的损害与化学腐蚀。封装给半导体器件带来了更佳的性能表现与耐用度。
测试：这里的半导体测试指的是封装后测试。测试把已经制造完毕的半导体元器件进行结构和电气功能的确认，测试的目的是排除电子功能差的芯片，以保证其各项性能符合**的要求。测试也可以被称为“终段测试”，与晶圆探针测试（封装前测试）不同。
先进封装优势
先进封装提高加工效率，提高设计效率，减少设计成本。先进封装主要包括倒装类（FlipChip,Bumping），晶圆级封装（WLCSP，FOWLP，PLP），2.5D封装（Interposer）和3D封装（TSV）等。
以晶圆级封装为例，产品生产以圆片形式批量生产，可以利用现有的晶圆制备设备，封装设计可以与芯片设计一次进行。这将缩短设计和生产周期，降低成本。
先进封装提高封装效率，降低产品成本。随着后摩尔定律时代的到来，传统封装已经不再能满足需求。传统封装的封装效率（裸芯面积/基板面积）较低，存在很大改良的空间。芯片制程受限的情况下，改进封装便是另一条出路。举例来说，QFP封装效率最高为30%，那么70%的面积将被浪费。DIP、BGA浪费的面积会更多。
先进封装以更高效率、更低成本、更好性能为驱动。先进封装技术于上世纪90年代出现，通过以点带线的方式实现电气互联，实现更高密度的集成，大大减小了对面积的浪费。
SiP技术及PoP技术奠定了先进封装时代的开局，2D集成技术，如WaferLevelPackaging（WLP，晶圆级封装），Flip-Chip（倒晶），以及3D封装技术，ThroughSiliconVia（硅通孔，TSV）等技术的出现进一步缩小芯片间的连接距离，提高元器件的反应速度，未来将继续推进着先进封装的脚步。
二、先进封装技术及发展趋势
先进封装：Flip-Chip & Bumping
FlipChip指的是芯片倒装，以往的封装技术都是将芯片的有源区面朝上，背对基板和贴后键合。而FlipChip则将芯片有源区面对着基板，通过芯片上呈阵列排列的焊料凸点（Bumping）实现芯片与衬底的互联。硅片直接以倒扣方式安装到PCB从硅片向四周引出I/O，互联长度大大缩短，减小了RC（Resistance-Capacitance）延迟，有效的提高了电性能。
FlipChip的优势主要在于以下几点：小尺寸，功能增强（增加I/O数量），性能增强（互联短），提高了可靠性（倒装芯片可减少2/3的互联引脚数），提高了散热能力（芯片背面可以有效进行**）。
Bumping是一种新型的芯片与基板间电气互联的方式。可以通过小的球形导电材料实现，这种导电球体被称为Bump，制作导电球这一工序被称为Bumping。当粘有Bump的晶粒被倒臵(Flip-Chip)并与基板对齐时，晶粒便很容易的实现了与基板Pad(触垫)的连接。相比传统的引线连接，Flip-Chip有着诸多的优势，比如更小的封装尺寸与更快的器件速度。
FlipChip的关键一步是Bumping，可以通过在晶圆上制作外延材料来实现。当芯片制作工序完成后，制造UBM（Underbumpmetallization）触垫将被用于实现芯片和电路的连接，Bump也会被淀积与触点之上。
焊锡球（Solderball）是最常见的Bumping材料，但是根据不同的需求，金、银、铜、钴也是不错的选择。对于高密度的互联及细间距的应用，铜柱是一种新型的材料。焊锡球在连接的时候会扩散变形，而铜柱会很好的保持其原始形态，这也是铜柱能用于更密集封装的原因。
FlipChip是先进封装成长主要动力。根据Yole预测，受移动无线（尤其是智能手机）、LED、CMOS图像传感器的驱动，倒装芯片需求将从2014年的1600万片（等效12寸晶圆）增长到2020年的3200万片，市场产值将达到***亿美元。
FlipChip产品对应不同bumping类型增长速度不一。根据Yole预测，采用倒装芯片技术的集成电路出货量将保持稳定增长，预计产能将以9.8%的复合年增长率扩张，从2014年的约合1600万片12寸晶圆增长到2020年的2800万片。终端应用主要为计算类芯片，如台式机和笔记本电脑的CPU、GPU和芯片组应用等。
其中镀金晶圆凸点（Au-platedwaferbumping）将稳定增长，由于IC显示驱动器（4K2K超高清电视和高清晰度、大屏幕平板电脑和智能手机）的市场驱动。预计产能将以4%的复合年增长率扩大，从2014年的430万片增长到2020年的540万片。
金钉头凸点（Austudbumping）产能将略有下滑，从2014年的30.4万片降到2020年的29.3万片，主要原因是射频器件从倒装芯片转移至晶圆级芯片尺寸封装（WLCSP）。但是，新兴应用的需求将增加，如CMOS图像传感器模组、高亮度LED等。
中道封装技术需求增长，将带来行业上下游的跨界竞争。针对3DIC和2.5D中介层平台的“中端工艺（middleend-process）”基础设施的出现将使Fab和IDM受益，并在较小程度上分给OSAT。2.5D中介层平台的发展将会产生价值的转移，从衬底供应商转向前端代工厂。
先进封装：FIWLP&FOWLP，PLP
首先我们先要提及Wafer-levelpackaging(WLP，晶圆级封装)的概念。在传统封装概念中，晶圆是先被切割成小的晶粒，之后再进行连接和塑封。而晶圆级封装工序恰好相反，晶圆级封装将晶粒在被切割前封装完成，保护层将会被附着在晶圆的正面或是背面，电路连接在切割前已经完成。
FIWLP：全称Fan-inWafer-levelpackaging，又称WLCSP（Wafer-levelChipScalePackage），扇入式晶圆级封装，也就是传统的晶圆级封装，切割晶粒在最后进行，适用于低引脚数的集成电路。
随着集成电路信号输出的引脚数目的增加，焊锡球的尺寸也就变得越来越严格，PCB对集成电路封装后尺寸以及信号输出接脚位臵的调整需求得不到满足，因此衍生出了扇出型晶圆级封装。扇入晶圆级封装的特征是封装尺寸与晶粒同大小。
FOWLP:全称Fan-outWafer-levelpackaging，扇出式晶圆级封装，开始就将晶粒切割，再重布在一块新的人工模塑晶圆上。它的优势在于减小了封装的厚度，增大了扇出（更多的I/O接口），获得了更优异的电学性质及更好的耐热表现。
FIWLP与FOWLP用途不同，均为今后的主流封装手段。FIWLP在模拟和混合信号芯片中用途最广，其次是无线互联，CMOS图像传感器也采用FIWLP技术封装。FOWLP将主要用于移动设备的处理器芯片中。
根据Yole的预测，2018年以前FOWLP的主要驱动为苹果智能手机的处理器芯片，2018年以后的FOWLP的主要驱动除了其他安卓手机处理器的增长，主要是高密度FOWLP在其他处理芯片的应用，如AI、机器学习、物联网等领域。
PLP：全称Panel-levelpackaging，平板级封装，封装方法与FOWLP类似，只不过将晶粒重组于更大的矩形面板上，而不是圆形的晶圆。更大的面积意味着节约更多的成本，更高的封装效率。而且切割的晶粒为方形，晶圆封装会导致边角面积的浪费，矩形面板恰恰解决了浪费问题。但也对光刻及对准提出了更高的要求。
2.5D封装：RDL&中介层
RDL(Redistributionlayer，再分布层)：在晶圆水平上，触点再分布可以很高效的进行。再分布层用于使连线路径重新规划，落到我们希望的区域，也可以获得更高的触点密度。再分布的过程，实际上是在原本的晶圆上又加了一层或几层。
首先淀积的是一层电介质用于隔离，接着我们会使原本的触点**，再淀积新的金属层来实现重新布局布线。UBM在这里会被用到，作用是支撑焊锡球或者其他材料的接触球。
中介层(Interposer)：指的是焊锡球和晶粒之间导电层。它的作用是扩大连接面，使一个连接改线到我们想要的地方。与再分布层作用类似。
3D封装：TSV，PoP和MEMS
TSV（Through-siliconvia，硅通孔）：Bump和RDL会占用芯片接合到基板上的平面面积，TSV可以将芯片堆叠起来使三维空间被利用起来。更重要的是，堆叠技术改善了多芯片连接时的电学性质。引线键合可以被用于堆叠技术，但TSV吸引力更大。
TSV实现了贯穿整个芯片厚度的电气连接，更开辟了芯片上下表面之间的最短通路。芯片之间连接的长度变短也意味着更低的功耗和更大的带宽。TSV技术最早在CMOS图像传感器中被应用，未来在FPGA、存储器、传感器等领域都将被应用。根据Yole预测，2016~2021年，应用TSV技术的晶圆数量将以10%的年复合增长率增长。3D存储芯片封装也会在将来大量的用到TSV。
PoP(PackageonPackage，堆叠封装）：PoP是一种将分离的逻辑和存储BGA(Ballgridarray，球状引脚栅格阵列）包在垂直方向上结合起来的封装技术。在这种结构中，两层以上的封装单元自下而上堆叠在一起，中间留有介质层来传输信号。
PoP技术增大了器件的集成密度，底层的封装单元直接与PCB板接触。传统的PoP是基于基板的堆叠，随着存储器对高带宽的需求，球间间隔要求更小，未来将会与FOWLP技术相结合，做基于芯片的堆叠。
MEMS封装：微机电**在近些年应用越来越广泛，随着传感器、物联网应用的大规模落地，MEMS封装也备受关注。MEMS的封装不同于集成电路封装，分为芯片级、模组级、卡级、板级、门级等多元垂直分级封装，设计时也需考虑不同模组间的相互影响。
目前MEMS封装市场规模在27亿美元左右，2016~2020年间将会维持16.7%的年复合增长率高速增长。其中RFMEMS封装市场是主要驱动，2016~2020年间，年复合增长率高达35.1%。
在整个MEMS生态**中，MEMS封装发展迅速，晶圆级和3D集成越来越重要。主要的趋势是为低温晶圆键合等单芯片集成开发出与CMOS兼容的MEMS制造工艺。另一个新趋势是裸片叠层应用于低成本无铅半导体封装，这种技术可为量产带来更低的成本和更小的引脚封装。但是，MEMS器件的CMOS和3D集成给建模、测试和可靠性带来挑战。
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