台积电最新先进封装路线图揭晓！2035年前实现1μm内SoIC互连
芯东西（公众号：aichip001）
编译 | 高歌
编辑 | 江心白
芯东西8月24日消息，美国时间8月22日，一年一度的行业热点大会Hot Chips于线上展开。台积电Pathfinding for System Integration副总经理余振华分享了台积电的chiplet（小芯片）和3D封装技术。
具体来说，余振华回顾了SoIC（System on Integrated Chips）、InFO（Integrated Fan-out）和CoWoS（Chipon Wafer on Substrate）等台积电3DFabric技术平台的封装技术，并公布了CoWoS封装技术的路线图。台积电预计将在今年晚些时候发布第五代CoWoS-S技术，其晶体管密度将是第三代的20倍。
除了3DFabric，余振华还提到了有关新型异构集成的解决方案，包括先进热处理和COUPE异构集成技术。以下是芯东西对余振华演讲的编译。
▲台积电Pathfinding for System Integration副总经理余振华
一、半导体行业正在由CMOS转向CSYS
首先余振华回顾了台积电3DFabric技术平台的细节，该技术平台包含台积电前端芯片堆叠SoIC技术和后端先进封装CoWoS和InFO技术。
SoIC技术有CoW（Chip on Wafer）和WoW（Wafer on Wafer）两种键合方式。根据互连方式的不同，InFO可以分为InFO-R和InFO-L两种；CoWoS则可以分为CoWoS-S、CoWoS-R和CoWoS-L三类。
余振华认为，chiplet和3D封装等技术正在开启一个新的时代，也将成为CMOS到CSYS（Complementary Systems，SOCs and Chiplets integration）、摩尔到超越摩尔的过渡。
具体来说，InFO-R/oS 2018年实现量产，针对HPC（高性能计算）升级的chiplet封装技术，铜凸点间距为130μm。
由于HPC应用的发展，伴随容量和速率的提升，InFO_oS的面积和功率也随之增长。
在超高性能计算**（Ultra High Performance Compute Systems）中，余振华给出了InFO_So**和InFO_SoW两种技术的示意图，还附带了有关特斯拉AI Day的博客链接。
▲特斯拉AI Day博客链接：https://www.teslarati.com/tesla-ai-day-live-blog
其中InFO_So**以InFO2作为有机基板，支持和KGDs-chip、无源、组件、PKGs等进行FC/InFO/CoWoS堆叠。Stiffener ring（硬化环）的边长为91mm。
InFO_SoW的尺寸较为紧凑，由于其成熟度，具有高带宽密度特性。其C2C通信延迟和PDN（电源分配网络）阻抗也较低。
相比Benchmark MCM，InFO_SoW在带宽密度和PDN阻抗上具有较为显著的优势，其带宽密度为Flip-Chip MCM的2倍，其PDN阻抗仅为3/100。
总的来说，InFO_SoW是业界第一个全晶圆异质集成技术，在带宽密度和PDN阻抗上具有显著优势；在热处理方面，其具有可扩展的POC热处理方案，功率密度仅为1.2W/mm²；在过程的鲁棒性上，InFO_SoW能够通过晶片级快速检测和**级可靠性测试，CPI（Chip package interaction，半导体封装压力与半导体器件之间的相互作用）风险相对较低。
由于第五代CoWoS-S技术采用了新的热界面材料（Tim）和TSV（硅通孔技术），其在导热和互连性能上都有所提升。余振华称，CoWoS-S技术已经被台积电应用了十年之久，其产量和品质都有所保证。
根据台积电CoWoS路线图，台积电预计将在今年晚些时候发布第五代CoWoS-S技术。相比第三代技术，第五代CoWoS-S的晶体管数量将增加20倍，中介层面积也会提升3倍。第五代封装技术还将封装8个128G的HBM2e内存和2颗大型SoC内核。
在基于N7工艺的SoC上，相比倒装芯片（Flip chip），CoWoS的CPI风险仅为2/5。
余振华称，计划今年发布的CoWoS-S技术采用了更厚的金属层（5Mi）、eDTC*和HBM2e，将进一步推动高性能计算发展。
余振华也提到了CoWoS-S STAR，该技术能够缩短芯片设计、上市时间。2020年，CoWoS-S STAR技术的成功率为100%；2021年，台积电预计其采用率将会增长4倍。
余振华也提到了CoWoS-S STAR，该技术能够缩短芯片设计、上市时间。2020年，CoWoS-S STAR技术的成功率为100%；2021年，台积电预计其采用率将会增长4倍。
CoWoS-L则主要用于异构集成，可以利用InFO和CoWoS集成硅桥、被动元件等，并通过重布线层（RDL）优化CT、芯片性能等。
三、台积电芯片互连路线图发布，2035年前或实现微米内SoIC互连
3D芯片堆叠技术SoIC则是台积电封装技术的另一个重点。台积电在CoW方面正在开发N7-on-N7和N5-on-N5等；WoW方面，台积电则在开发Logic-on-DTC（Deep Trench Capacitor）。
台积电也公布了其SoIC研发进度，CoW和WoW的研发进度基本一致，为N7/N6工艺，预计明年将会实现基于N5工艺。
余振华还在本次演讲中透露了台积电芯片互连路线图，预计将于2035年前实现1μm以内的SoIC互连。
在1μm以内，台积电CoW可以直接集成SoIC bonding工艺和SoC后端互连。
余振华称，更大的SoIC可以通过堆叠2D单元或3D层，实现更多的内存容量和功能。热能瓶颈（Thermal wall）的解决与否决定了三维堆叠中积累的热量。
通过更换热界面材料，芯片的封装热阻也在不断降低，Metal TIM材料的封装热阻仅为Gel TIM材料的3/20。
余振华还披露了硅、水、TIM、液态块体硅（Bulk Si in lid）和块体硅（Bulk Si）等材料的**基准测试结果。
四、异构集成技术COUPE减少电耦合损耗
事实上，由于网络流量的**性增长，数据中心开始向硅光子领域发展，以降低功耗、提高传输速度。为了满足能耗比、单位成本等要求，紧凑型通用光子引擎（Compact Universal Photonic Engine）诞生。
硅光子技术的进步也驱动了硅光子封装技术的发展，从Pluggable Optics到On-Board再到Co-Packaged Optics，驱动部件变得更加靠近，带宽、功率效率等都在提升。
余振华说，光子引擎集成方案有单片集成和异构集成两种。单片集成有着更高的数据传输速率和功率效率。台积电的COUPE异构集成技术则可以最大限度地减少电耦合损耗。
COUPE的电接口性能较为出色，其寄生电容比uBump低85%，PDN阻抗低51%。
在功耗和速率方面，COUPE在相同速率下，功耗比ubump低30%；在相同功率下，COUPE的速度为ubunp的170%。
由于光可以垂直耦合（GC）或水平耦合（EC），COUPE的光接口也分为GC和EC两种。GC要求保持光路的清洁度和完整性，EC则要防止与块体硅出现重叠。
余振华还公布了COUPE的光栅耦合器**损耗和边缘耦合器**损耗。而通过COUPE，GC和EC可以基于相同的结构进行构建。
最后，余振华总结：台积电的3DFabric技术平台将会继续扩大封装规模，减少3D堆叠互连密度，以提升功耗表现。台积电利用3DFabric技术的硅光子集成技术COUPE将会进一步提升**性能。而3D堆叠的热能瓶颈将会被新微型制冷**所解决。
结语：封装技术已成芯片性能、成本优化重要方式
随着摩尔定律发展放缓，晶体管密度提升的难度越来越大。为了满足各类新兴技术的需求，先进封装技术成为了芯片厂商优化芯片性能和成本的重要方式。
英特尔、三星、台积电等芯片巨头都有着自己的3D封装技术。台积电不仅在封装技术上不落人后，也拥有多个后端晶圆厂，负责封装、测试等工序。本次余振华的演讲也透露**积电对封装技术看重。
来源：Comeputer Base、Wccftech
振华的演讲也透露**积电对封装技术看重。
来源：Comeputer Base、Wccftech
源：Comeputer Base、Wccftech
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